Инженер по верификации RTL

Инженер по верификации RTL

опыт верификации и/или разработки RTL; знакомство с архитектурой хотя бы одного современного процессора; уверенный пользователь RTL симулятора (any vendor); UVM; хорошее знание Verilog/SystemVerilog; владение скриптовыми языками (perl/python/tcl/shell scripting); уверенный пользователь Linux; знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.

подключение и настройка VIP для различных устройств и интерфейсов; настройка VIP для задач тестирования СнК (настройка типа и плотности трафика, поведения устройства и т.д.); разработка UVM-окружения для блоков собственной разработки и тестов для них; составление верификационного плана; написание SVA и точек функционального покрытия (functional coverage), сведение их с планом верификации, анализ результатов; интеграция модульной среды на уровень системы; разработка системных стимулов и точек покрытия для soft-base тестов СнК; постановка на регрессионное тестирование; отладка ошибок